FPGA Notes

Compxlib Help in ISE7

Compxlib General Answer Record 15338

Compxlib的文档说明在Synthesis and Simulation design guide (sim.pdf)中。

我用的compxlib命令：
modelsim_pe: compxlib -s mti_se -arch all -dir d:\XilinxLib\ISE82

运行Compxlib前先将modelsim.ini设为非只读，compxlib就能修改modelsim.ini进行map。


相关文章：
Ricky版 ModelSim Tips
Ricky版 FPGA FAQ

读了一下Spartan3E的PreAmp+ADC的Reference Design的Notes，应该说这两个器件用起来都很简单。

对要注意的地方写了一个注释。没有写代码。不过根据Notes里的时序图写代码应该不是什么难事

放大器 - LTC6912-1:
1、最高工作速度：SCK 10M
2、工作边沿：SCK的上升沿读取SDI，下降沿改变SDO。也就是说，数据都应在下降沿改变。
3、AMP-CS 低电平使能，上升沿使刚刚写入的数据产生效果。
4、AMP-SHDN = 1表示关掉AMP

ADC - LTC1407A-1:
1、最高工作速度：sample rate 1.5M
2、工作边沿：SCK上升沿改变SDO，所以应在下降沿读取其数据（与大多数SPI器件相反）
3、AC-CONV 上升沿表示开始取样，本次取样的数据要下一次才能读取。
4、建议提供34个SCK周期，其中会有6个高阻态。

Reference:
Xilinx Spartan 3E Starter Kit Reference Designs
LTC6912-1 Data Sheet

Xapp199 - Writing Efficient Testbenches 是一篇挺老的Application Note了，我以前也读过，不过今天再读还是有所收获的。这篇文档还是讲了不少内容的。

手上有一批设计想测试性能，一个一个点综合，布局布线很麻烦，而且占用资源，想写个script让他晚上跑。想到了XFlow，兴致勃勃地看帮助文档，做试验，结果，XFlow让我失望了。

首先是用XST，如果用-synth xst_verilog.opt，就会报错

Compiling verilog file "F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj" i
n library work
ERROR:HDLCompilers:26 - "F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj"
line 1 expecting 'EOF', found 'verilog'
Analysis of file <"F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj"> faile
d.

奇怪伐，竟然第一行expecting 'EOF'！我无语了。

Workaround:用xst_mixed.opt就可以

接下来的事情还要郁闷，用synplify_pro综合，总是找不到architecture, part等等，以至于完全不能实现了。

我还是老老实实用手点得了-_-bb

昨天在Michael的指引下玩了一下403的板子，大为崇拜做板子的和写Reference Design的大牛。

403的板子，不仅运行了Microblaze和PowerPC，还移植了MontaVista Linux和QNX，牛气冲天阿：）