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Jul
1
稍稍玩了一下PicoBlaze，总结一下一些花了点时间的问题
1、感觉按了reset不能复位程序
因为只是写了个简单的点LED的程序，不能运行得太快，于是手动分频了。而在分频的时候，还给了reset信号。于是，每次reset时钟都停止，PicoBlaze又用了同步reset，于是每次按下reset按钮都没办法将程序reset。
这个问题也可能出现在所有同步Reset的程序中。
另外一点也要注意最好所有的clock都free running。
2。试用JTAGLoader
JTAGLoader的原理是使用BSCAN在程序运行中对BlockRAM进行改写。
按照JTAGLoader的使用说明，好久都没调出来。
问题首先是上面提到的reset
然后是Picoblaze内部也要从blockram连出来一个reset，使Load完成后对Processor自动reset
最后是XSVFPlayer这个程序。
JTAGLoader使用batch模式下的xsvfplayer下载，花费的时间在50s到150s。结果在漫长的等待之后还是没看到期望的结果。最后终于想到，可能因为我用的是USB Cable。尝试拔了Cable那个程序还是一样运行。果然是Batch模式的xsvfplayer没有一个检测cable的机制。
在Xilinx网站上找了运行XSVF的方法，最后终于成功，用USBCable只需要1秒钟就下载完毕。
看出差距了吧：）
1、感觉按了reset不能复位程序
因为只是写了个简单的点LED的程序，不能运行得太快，于是手动分频了。而在分频的时候，还给了reset信号。于是，每次reset时钟都停止，PicoBlaze又用了同步reset，于是每次按下reset按钮都没办法将程序reset。
这个问题也可能出现在所有同步Reset的程序中。
另外一点也要注意最好所有的clock都free running。
2。试用JTAGLoader
JTAGLoader的原理是使用BSCAN在程序运行中对BlockRAM进行改写。
按照JTAGLoader的使用说明，好久都没调出来。
问题首先是上面提到的reset
然后是Picoblaze内部也要从blockram连出来一个reset，使Load完成后对Processor自动reset
最后是XSVFPlayer这个程序。
JTAGLoader使用batch模式下的xsvfplayer下载，花费的时间在50s到150s。结果在漫长的等待之后还是没看到期望的结果。最后终于想到，可能因为我用的是USB Cable。尝试拔了Cable那个程序还是一样运行。果然是Batch模式的xsvfplayer没有一个检测cable的机制。
在Xilinx网站上找了运行XSVF的方法，最后终于成功，用USBCable只需要1秒钟就下载完毕。
看出差距了吧：）
Jun
27
Jun
20
目的：测试XST的复制寄存器功能
平台：ISE 9.1.02
结果：没有实现自动复制寄存器。XST总是插入Buffer。看来要复制还得手动。
文件：VHDL，截图和结果报告。
下载文件
后续：有知道怎样让XST自动复制寄存器的（对于指定net）请给我留言。
平台：ISE 9.1.02
结果：没有实现自动复制寄存器。XST总是插入Buffer。看来要复制还得手动。
文件：VHDL，截图和结果报告。
下载文件 后续：有知道怎样让XST自动复制寄存器的（对于指定net）请给我留言。
Jun
12
使用DCM的时候，可以在HDL里面直接例化，也可以用CoreGen生成一个xaw文件，插入到工程中。
如果用CoreGen，生成的文件有.xaw, .v和xxx_arwz.ucf文件。
xaw是记录CoreGen的各个参数，也可添加到工程中
.v是一个仿真文件。但是由于里面的所有模块都是可以综合的，这个.v文件也可用来综合。但是要注意不是所有Core生成的.v文件都是可以综合的。要看清文件头上的注释说明。
arwz.ucf，这个文件是一个UCF的模板。可以将需要使用的属性添加到工程的UCF文件中，这样就可以不重新综合工程而改变DCM的属性。注意可能需要根据设计调整DCM模块submodule路径。另外，不要添加或修改这个文件中的内容，因为每次综合这个文件都会自动再生成一遍。
如果用CoreGen，生成的文件有.xaw, .v和xxx_arwz.ucf文件。
xaw是记录CoreGen的各个参数，也可添加到工程中
.v是一个仿真文件。但是由于里面的所有模块都是可以综合的，这个.v文件也可用来综合。但是要注意不是所有Core生成的.v文件都是可以综合的。要看清文件头上的注释说明。
arwz.ucf，这个文件是一个UCF的模板。可以将需要使用的属性添加到工程的UCF文件中，这样就可以不重新综合工程而改变DCM的属性。注意可能需要根据设计调整DCM模块submodule路径。另外，不要添加或修改这个文件中的内容，因为每次综合这个文件都会自动再生成一遍。
May
14
BlackBox是FPGA设计中一个重要的技巧，不过觉得Xilinx的文档没有很好地将它讲清楚。
BlackBox的主要想法就是把设计的某一个子模块单独综合，综合的结果作为一个黑盒子子模块，上层设计不再对这个模块进行优化，只能看到它的端口。
要让XST实现BlackBox，其实非常简单，将一个子模块单独综合后，会得到ngc文件或者edif文件。在使用这个网表时，在子模块的描述文件中只要包含端口信息而不要实现的信息（这个文件通常称为wrapper），这样XST就会自动寻找project目录下的网表文件了。不过HDL文件和网表文件的文件名得相同。
如果网表文件不在project目录中，就要在Translate的Search Macro Path属性中填写寻找的路径，多条路径可以以|分割。
写个简单的示例：
顶层文件top.v/vhd，子模块是ngc格式的网表module.ngc，子模块有一个仅描述了端口的wrapper文件module.v/vhd.
HDL中不用包括任何blackbox属性。综合器会自动加上的。
在Reference的页面中有for vhdl和verilog的详细例子。敬请参阅。
注1：
说到wrapper，因为综合工具综合时其实是不读ngc/edif网表的（分析时序除外），子模块的端口完全是靠wrapper告诉综合器的。而ngc/edif的网表是在translate(NgdBuild)的时候才将所有的网表组合为一个ngd文件的。
注2：
生成用于子模块的ngc网表时，要在XST属性中选择不添加IO Buffer。否则最后使用的时候由于这些不该有的buffer会在Translate的时候报错。
Reference:
Black Box support
BlackBox的主要想法就是把设计的某一个子模块单独综合，综合的结果作为一个黑盒子子模块，上层设计不再对这个模块进行优化，只能看到它的端口。
要让XST实现BlackBox，其实非常简单，将一个子模块单独综合后，会得到ngc文件或者edif文件。在使用这个网表时，在子模块的描述文件中只要包含端口信息而不要实现的信息（这个文件通常称为wrapper），这样XST就会自动寻找project目录下的网表文件了。不过HDL文件和网表文件的文件名得相同。
如果网表文件不在project目录中，就要在Translate的Search Macro Path属性中填写寻找的路径，多条路径可以以|分割。
写个简单的示例：
顶层文件top.v/vhd，子模块是ngc格式的网表module.ngc，子模块有一个仅描述了端口的wrapper文件module.v/vhd.
HDL中不用包括任何blackbox属性。综合器会自动加上的。
在Reference的页面中有for vhdl和verilog的详细例子。敬请参阅。
注1：
说到wrapper，因为综合工具综合时其实是不读ngc/edif网表的（分析时序除外），子模块的端口完全是靠wrapper告诉综合器的。而ngc/edif的网表是在translate(NgdBuild)的时候才将所有的网表组合为一个ngd文件的。
注2：
生成用于子模块的ngc网表时，要在XST属性中选择不添加IO Buffer。否则最后使用的时候由于这些不该有的buffer会在Translate的时候报错。
Reference:
Black Box support
