FPGA Notes

序

虽然自己也曾想过，但如果不是向农要求，把曾经写过的文章编排整理，我是静不下心来好好做这件事的。温故而知新，可以为师已。与大家共勉。

俗话说，好的开始是成功的一半。在这个信息爆炸的时代，好的资料就是成功学习的一半。
时常看到有人在论坛上跪求资料，也有人在论坛上灌水换积分排队下资料。如果这篇文章能帮助大家花更少的时间找到更有价值的资料，那么我花时间维护这篇文章也就值了。

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本文作者 Ricky Su
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好，废话不多说，我们言归正传。写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。

Topics:
1. Xilinx软件介绍
2. 软件版本和软件更新
3. 软件教程哪里找
4. 硬件资料
5. 参考设计
6. 问题解决

零、简介

俗话说，Knowledge is nothing without understanding。
资源是一种优势，悉心研读才能把资料转化为知识。希望朋友们能通过这篇文章花更少的时间找到更合适的资料，留出更多的时间用于理解，用于交流

此篇宗旨：因为还写了一篇文章叫《Ricky版FPGA常见问题(FAQ)》，内容相近却不同，难免混淆。此篇仅写一些Xilinx提供的一些不引人注意却又有用的小工具和某个工具的属性。

1. waveform compare
2. dataflow hierarchy
3. udo file
4. Verilog FSM state name
5. ModelSim的系统设置
6. 如果要使用两个自己编译的库
7. 保存所有信号记录
8. Change Directory
9. ModelSim仿真结果不正确　和-novopt选项
10. 常用快捷键

1. XST主要参考资料：XST User Guide (ISE安装目录doc中的xst.pdf)

2. 辅助参考资料：WP231 - HDL Coding Practices to Accelerate Design Performance

3. 特别注意之一：请给XST加时序约束。
通常我们会为工程添加UCF约束指定时序要求和管脚约束。但是UCF约束是给MAP，PAR等实现使用的，综合工具XST并不能感知系统的时序要求。而为XST添加XCF约束却是使实现结果拥有最高频率的关键。其原因是显而易见的：实现工具只能在综合网表的基础上布局布线，而综合工具却可以根据要求调整综合网表，使实现工具更容易满足时序要求。如果不将时序目标告知综合器，将导致我们对性能的要求得不到体现。
XCF约束语法与UCF类似并且在XST User Guide中有详细描述。其实常用的Period、Offest等约束和UCF的语法是一模一样的，可以直接使用在XCF中。
给设计添加XCF约束的方法是Synthesize - XST --> 右键 --> Synthesis Constraint File = 指定路径

4. 特别注意之二：仔细察看综合报告中的Warning。
切记要仔细查看综合报告中的所有Warning并确认是否是可以安全忽略的。综合器产生Error会使工具停止工作，但是Warning经常会被用户忽略。其实Waning可以提示很多潜在的逻辑问题，比如某些信号声明了，被使用了，却没有被赋值，或者综合器发现了Latch但却不是期望的结果等等。

5. 常用选项之一：keep_hierarchy - 保持层次。在初始设计/debug的时候很有用。XST根据层次来综合，不打破层次优化，所有的寄存器名字都以名字排列，UCF约束可以很方便得找到需要约束的对象。如果选择soft，则在综合时保持层次，而在map时工具会打破层次来优化，但是instance的名字还是保留的。