FPGA Notes

1. waveform compare
2. dataflow hierarchy
3. udo file
4. Verilog FSM state name
5. ModelSim的系统设置
6. 如果要使用两个自己编译的库
7. 保存所有信号记录
8. Change Directory
9. ModelSim仿真结果不正确　和-novopt选项
10. 常用快捷键

在vsim后，run之前，输入命令

可以将所有信号的翻转情况记录下来，如果需要在Wave窗口再添加信号，就不用restart，添加信号，然后再重新run了。

有些情况下，一个系统中需要几片FPGA。为了验证功能正确，需要对几片FPGA同时做仿真。

这样的设计，只能做behaviour simulation，而不能做post-par simulation。原因是后仿的延时信息标注在.sdf文件中，而仿真时只能添加一个sdf文件。如果不添加延时信息，后仿又变得没有意义了。所以，我们一般都只做前仿真。后仿真都对设计单独做就可以了，只需要保证功能与前仿真相同。

做前仿真时，方法也很简单，就是在testbench中例化两个FPGA的设计，然后用wire将它们互联起来就可以了。

和Kingbeful同学讨论了infer memory的问题。

Infer ROM/RAM，一般使用Language Template --> Verilog --> Synthesis Constructs --> Coding Examples --> RAM/ROM。

要对ROM/RAM做初始化，可以用readmemb/readmemh这两个system task。功能都是读取外部的文件来初始化内存。

XST, ISIM, ModelSim都支持readmemh/readmemb。

readmemb的基本格式是：
initial begin
   $readmemh("mem.data", my_memory, start_address, end_address);
end

其中，start_address和end_address都是可选项。

不写start_address的时候，默认从高位地址写起。
如果要从低位写起，start address = 0。

例子工程：


参考资料：
asic-world - 不过XST不支持数据文件中有任何其他字符，包括注释和下划线。
XST User Guide

1、ModelSim网站
www.model.com

2、ModelSim文档：User Manual, Tutoral等
http://www.model.com/resources/resources_manuals_designer.asp

3、ModelSim Demo
http://www.model.com/resources/resources_demos.asp

4、各种小技巧-Tech Notes
http://www.model.com/support/technotes_select.asp

ModelSim的Demo很好，采用Flash互动，讲得也很清楚。