FPGA Notes

Clock Jetter分为两种：Cycle-to-cycle Jitter和Period jitter。

Cycle-to-cycle Jitter：即每个clock cycle的差异。第一个输出是1000 ns，第二个是1001 ns，那么+1ns就是cycle2cycle了。Spartan3的DCM cycle-to-cycle是150~300ps

Period jitter 是Cycle-to-cycle 的一种总体的统计表现。

参考资料：
xapp462 [PDF]

对于任何设计，都牵涉到两方面的工具相辅相成，一方面是设计工具，比如C语言的编译器GCC，连接器等等；一方面是调试工具，比如GDB等。

在FPGA设计中，同样有这样两方面工具。
设计工具：综合器XST, Synplify Pro等；布局布线工具NgdBuild, Map, PAR。
调试工具：FPGA的调试目的主要是功能和时序。设计首先需要在RTL级上正确，然后考虑布线延时等因素，才能确定最后在硬件上的设计是正确的。下图就表示了用于FPGA调试的工具分类。

1、用buffer_type约束。具体使用方法在XST User Guide
2、手动插入BUFG，然后设置允许使用BUFG的数量，那么手动插入的将拥有高优先级而先占用了BUFG。

举例：让ISE8.1和ISE8.2的库共存于ModelSim6.0（包含SmartModel）

第一次compxlib - ISE8.1
1. 设置好XILINX环境变量：XILINX=D:\ISE81
2. 设置好LMC_HOME环境变量: LMC_HOME=D:\XilinxLib\mti_pe\smartmodel81
3. 确认modelsim.ini的读写状态（只读的话compxlib将新建一个modelsim.ini于当前

工作目录）- 设为只读
3. 使用Compxlib: compxlib -s mti_pe -arch all -lib all -smartmodel_setup -dir D\XilinxLib\mti_pe\ISE81

Compile结果：
D\xilinxLib\mti_pe目录下含文件夹ISE81和smartmodel81，文件modelsim.ini

文本界面下运行ISE的implement工具都有输出报告，如果有很多warning，会导致系统变慢，时间都花在打印错误信息上了，原来综合一小时的设计变成两小时完成。

这个时候，可以尝试：
1、将输出重定向到文本文件，比如map xx > log.txt
2、将工具设置为silent模式：map -intstyle silent   （intstyle的另两个选项是ise和xflow）


如果在ISE的GUI界面下操作，可以使用Message filter。