FPGA Notes

从Xapp700中摘录的一段：（针对V4）

1、IDELAYCTRL模块是为了给tap delay line一个绝对的参考电压
2、每一个CLOCK REGION一个IDELAYCTRL
3、IDELAYCTRL的REFCLK需要一个200MHz时钟，占用全局时钟走线
4、IDELAYCTRL如果不加LOC约束，MAP就会启用并复制属性给所有的IDELAYCTRL，并在最后的RDY信号后加与门，这样会在每个CLOCK REGION都占用掉一个全局时钟走线（当然也有RST和RDY的走线）

关于IDELAYCTRL的更多信息，察看UG070