FPGA Notes

一片FPGA内使用多个DCM，时钟从一个clk输入，走到两个DCM的clk_in，然后让DCM操作。

这时，需要注意
1、用CoreGen生成DCM模块的时候，clk_in source是internal，不要他直接连接pin，加buffer。
2、手动例化一个IBUFG，然后把IBUFG的输入连接到两个DCM的clk_in

通常，如果没有设置clk_in source是internal，完全按照使用一个DCM的流程，就会造成clk_in multiple driver。

如果还想让这两个DCM输出的信号相位对齐，这个ISE是不能自动做到的。FPGA只能做到一个DCM的输出是相位对齐的。而时钟pin到两个DCM的路径和DCM输出的路径都有不同的延时，因此对相位还有要求可能就要自己手动调整DCM的位置了。