FPGA Notes

溜达溜达！！

网站太好了，学习中。

Rickysu :
你好，我在做XUPV2上做slide_show_256mb的例程http://www.xilinx.com/univ/xupv2p_demo_ref_designs.htm
的时候出现了一些问题，已经调试了很久，还没找到问题的所在，希望你能帮我解答。
我用的是EDK9.1i.
所以，看了你的博文，我用了plb_tft_cntlr_ref_v1_00_c.
现在出现的情况是：如果把PARAMETER C_ON_INIT = 0b1，就是让显示器一开始就显示的话，就能显示第一幅图像，但是改成PARAMETER C_ON_INIT = 0b0话，就是什么都没有。我想是写dcr的寄存器没有写对，这样造成，没法开启显示器，没法转变显存的地址，所以没法变换图片。但是我又觉得我的DCR的地址没算错，所以找不到原因，希望你能帮我看看。

BEGIN plb2opb_bridge
PARAMETER INSTANCE = plb2opb
PARAMETER HW_VER = 1.01.a
# DCR的地址范围在C_RNG1_BASEADDR
PARAMETER C_DCR_INTFCE = 1
# 该核有两个地址范围RNG0 RNG1
PARAMETER C_NUM_ADDR_RNG = 2
PARAMETER C_RNG0_BASEADDR = 0x40000000
PARAMETER C_RNG0_HIGHADDR = 0x7fffffff
PARAMETER C_RNG1_BASEADDR = 0xD0000000
PARAMETER C_RNG1_HIGHADDR = 0xD0000FFF
BUS_INTERFACE SPLB = plb
BUS_INTERFACE MOPB = opb
END

BEGIN plb_tft_cntlr_ref
PARAMETER INSTANCE = VGA_FrameBuffer
PARAMETER HW_VER = 1.00.c
PARAMETER C_DEFAULT_TFT_BASE_ADDR = 0b00000000000
PARAMETER C_PIXCLK_IS_BUSCLK_DIVBY4 = 0b1
PARAMETER C_DCR_BASEADDR = 0b0000010000
PARAMETER C_DCR_HIGHADDR = 0b0000010001
PARAMETER C_ON_INIT = 0b1
BUS_INTERFACE MPLB = plb
BUS_INTERFACE SDCR = dcr_v29_0
PORT TFT_LCD_CLK = fpga_0_VGA_FrameBuffer_TFT_LCD_CLK
PORT TFT_LCD_HSYNC = fpga_0_VGA_FrameBuffer_TFT_LCD_HSYNC
PORT TFT_LCD_VSYNC = fpga_0_VGA_FrameBuffer_TFT_LCD_VSYNC
PORT TFT_LCD_B = fpga_0_VGA_FrameBuffer_TFT_LCD_B
PORT TFT_LCD_G = fpga_0_VGA_FrameBuffer_TFT_LCD_G
PORT TFT_LCD_R = fpga_0_VGA_FrameBuffer_TFT_LCD_R
PORT TFT_LCD_BLNK = fpga_0_VGA_FrameBuffer_TFT_LCD_BLNK
END

BEGIN opb2dcr_bridge
PARAMETER INSTANCE = opb2dcr_bridge_0
PARAMETER HW_VER = 1.00.b
PARAMETER C_BASEADDR = 0xD0000000
PARAMETER C_HIGHADDR = 0xD00003FF
BUS_INTERFACE SOPB = opb
BUS_INTERFACE MDCR = dcr_v29_0
END

在xparameters.h中，
/* Definitions for driver TFT_REF */
#define XPAR_XTFT_NUM_INSTANCES 1

/* Definitions for peripheral VGA_FRAMEBUFFER */
#define XPAR_VGA_FRAMEBUFFER_DCR_BASEADDR 0xD0000040
#define XPAR_VGA_FRAMEBUFFER_DCR_HIGHADDR 0xD0000047
#define XPAR_VGA_FRAMEBUFFER_DEVICE_ID 0

好像不能贴太多东西，所以没有放上C 代码。c代码和其他地址和原例程一样，

程序如下：
ENTITY HSSat_modu_all_pll IS
   PORT (
i_clk119p808m: IN STD_LOGIC;          
i_rst: IN STD_LOGIC;          
o_sou2_adj_data:  OUT STD_LOGIC_VECTOR(0 DOWNTO 0);
o_sou2_adj_ena:  OUT STD_LOGIC
);    
END HSSat_modu_all_pll;

ARCHITECTURE test OF HSSat_modu_all_pll IS
COMPONENT HSSat_PLL_175p104m
PORT(
...
);
END COMPONENT;
        
COMPONENT HSSat_modu_fifo2
        port (
               ...);
END COMPONENT;

SIGNAL ...

BEGIN
gen_175p104m: HSSat_PLL_175p104m PORT MAP(
                CLKIN_IN => i_clk119p808m,
                RST_IN => '0',
                CLKDV_OUT => clk14p976m,
                CLKFX_OUT => clk175p104m,
                CLKIN_IBUFG_OUT => i_clk119p808m_ibug_out,
                CLK0_OUT => clk119p808m,
                LOCKED_OUT => pll1Lock
        );

rst_d <= i_rst OR (NOT pll1Lock);
        
PROCESS
   BEGIN
      WAIT UNTIL (clk14p976m'EVENT AND clk14p976m = '1') ;
      IF (rst_d = '1') THEN
         tmp_reg <=  "00000000001" ;        
         i_sou2(0) <= '0';    
         i_sou2_ena <= '0';
      ELSE
tmp_reg(10) <= tmp_reg(9) XOR tmp_reg(0);    
tmp_reg(9 DOWNTO 0) <= tmp_reg(10 DOWNTO 1);    
i_sou2(0) <= tmp_reg(0);                  
i_sou2_ena<='1';                            
END IF;
   END PROCESS;
        
         fifo2_rd_ena <= NOT fifo2_empty;
        
         fifo2: HSSat_modu_fifo2 PORT MAP(
                din => i_sou2,
                rd_clk => clk175p104m,
                rd_en => fifo2_rd_ena,
                rst => rst_d,
                wr_clk => clk14p976m,
                wr_en => i_sou2_ena,
                dout => o_sou2_adj_data,
                empty => fifo2_empty,
                full => fifo2_full,
                valid => o_sou2_adj_ena);        
END test;

你好RickySu,

你的博客真是让我受益良多，特别感谢一下。

我在用EDK10.1.03，板卡是Spartan3 mini module,
现在在program to flash后下载bootloader的时候遇到了错误：
-------------------------------
EDK Bootloader
ERROR: SREC line is corrupted
-------------------------------
已经卡在这儿好几天了，我记得以前用spartan3a starter kit的时候也遇到过这个错误，那时候是在linker script里面设置有错误，导致bootloader跟我的sw app占用的内存overlap。

但是这次我检查了我的sw app的linker script,里面都设成了sram的MEM。后来我换了个方法-- 使用默认的LD，把program start address设为我要用的SRAM的起始地址，可是还是不对，同样的错误。

我试过用XMD,找到bootloader的ELF文件下载，错误照旧。我该怎么解决这个错误呢？望您多指教。

Tarzan

您好，我一直都在关注您的文章，写的都很精彩，很实用。

小弟现在遇到一个关于时钟的问题，设计好的module有两个时钟输入clk_100M, clk_70M。分别设的105M 和73M约束，implement时没有任何时序错误。

现在我在一个顶层module中调用这个设计好的module，该顶层module使用DCM和PLL_DCM产生clk_100M, clk_70M。implement的时候报告很多时序错误，时序报告说只能工作在16M Hz。

可以给我些建议吗？ 多谢

看到《FPGA开发全攻略》有blog里完全一样的话，你是田耘？

博主，你好，前两天问你关于TIG的事情，现在想想可能是这样的，TIG本身不应该再在Timing Analyzer中被分析，但是这里用了TIMESPEC来做约束，因为这个,所以Timing Analyzer的报告中显示了结果。不知道你觉得对吗？有的时候，真的觉得FPGA及其软件有很多这样很细微的点，自己想有时候真的很难想出来的。